02 / SSD ARCHITECTURE

열이 발생하는 곳과
온도의 기준점을 찾습니다.

SSD의 부품별 발열을 배분하고, 평균 열유속과 온도 정보의 의미를 구분합니다.

공개 자료 기반 · 교육용 합성 예제

왜 SSD 구조를 배우는가

총발열이 같아도 어디에서 얼마나 발생하는지에 따라 가장 뜨거운 지점이 달라집니다. 부품별 전력과 면적을 나누어 살펴보고, 온도를 말할 때는 먼저 어느 기준점의 온도인지 정해야 합니다.

선수 챕터는 01 Thermal Fundamentals입니다. 이번 챕터에서는 발열 배분과 평균 열유속을 계산하고, 접합부·케이스·보드·센서·복합 온도를 구분합니다. NVMe 전력 상태와 열 관리 용어도 익힙니다. 온도를 계산하는 노드 간 열회로는 04, 시간 변화는 15에서 다룹니다.

물리 개념

SSD의 주요 구성은 Ren 외의 SSD 최적화 조사 §3 SSD Architecture and Key Components를 참고합니다. 컨트롤러, DRAM, NAND와 채널을 구분하면 발열을 부품 그룹별로 생각할 수 있습니다.

부품 그룹	발열이 생기는 이유
컨트롤러	프로세서 코어, ECC, 호스트·플래시 인터페이스 동작
NAND	읽기·쓰기·지우기 동작
DRAM	매핑 테이블과 버퍼의 저장·접근 동작
기타	전원 변환 회로의 변환 손실 등

열은 다이에서 패키지로, PCB·TIM을 거쳐 외함·히트싱크로, 마지막에는 공기로 전달됩니다. PCB 쪽과 패키지 상부 쪽으로 갈라지는 경로도 있습니다. 01의 직렬·병렬 열저항과 MIT 열저항 회로 설명을 연결해 생각하세요. 이 경로 설명은 독립적인 개념 표현이며 특정 제품의 구조를 재현하지 않습니다.

다이 → 패키지 → PCB·TIM → 외함·히트싱크 → 공기

핵심 방정식

정상상태에서 SSD의 전기 입력 전력이 모두 SSD 안에서 열로 변환된다고 가정합니다. 외부로 전달되는 신호 에너지는 무시합니다. 부품 그룹 $i$ 에 배분하는 합성 비율을 $s_i$ 라 하면 다음과 같습니다.

P_i = s_i P_{total},\qquad \sum_i s_i = 1 \Rightarrow \sum_i P_i = P_{total}

NAND 전체 발열을 동일한 패키지 $n$ 개에 균등하게 배분합니다. 열유속은 패키지 윗면에 균일하게 분포한다고 가정한 평균값입니다.

P_{NAND,pkg}=\frac{P_{NAND}}{n},\qquad q''_i=\frac{P_i}{A_i}

NAND 열유속에는 그룹 전체 발열 대신 $P_{NAND,pkg}$ 와 패키지 1개의 면적을 사용합니다. 식은 정상상태 에너지 보존과 평균 열유속의 정의를 적용한 것으로, 열 경로의 근거는 MIT 열저항 회로 자료에서 확인할 수 있습니다.

기호	의미	표시 단위	내부 단위
$P_{total}$	SSD 총발열, 전기 입력 전력과 같다고 가정	W	W
$s_i$	컨트롤러·NAND 전체·DRAM·기타 배분 비율	%	0~1
$n$	NAND 패키지 수	개	정수 1~32
$P_i$	부품 그룹 발열	W	W
$P_{NAND,pkg}$	NAND 패키지 1개 발열	W	W
$A_i$	패키지 윗면 면적	mm²	m²
$q''_i$	평균 열유속	W/cm²	W/m²

$1\ \mathrm{mm^2}=10^{-6}\ \mathrm{m^2}$ , $1\ \mathrm{W/cm^2}=10^4\ \mathrm{W/m^2}$ 입니다. 입력 비율 합계는 100 %여야 하며 허용 오차는 ±0.01 %p입니다. 자동 정규화하지 않습니다. 총발열은 0 이상 유한값, 각 비율은 0~100 %, 면적은 0 초과 유한값이어야 합니다. 총발열 0에서는 모든 발열과 열유속이 0입니다.

다이 내부 핫스폿, 측면·아래쪽 열 경로와 부품 간 상호 가열은 이 평균 모델에 포함하지 않습니다. 모든 비율과 면적은 교육용 합성 값이며 실제 제품의 전력 분포가 아닙니다.

공학적 해석

같은 발열이라도 면적이 작으면 평균 열유속이 커집니다. 국부 온도가 높아질 수 있지만 온도는 열 경로와 경계 조건까지 알아야 계산할 수 있습니다. 열유속이 가장 큰 부품이 반드시 가장 높은 온도의 부품이라는 뜻은 아닙니다.

온도 기준점	의미와 해석
접합부 $T_j$	반도체 내부 접합부의 온도
케이스 $T_c$	정의한 패키지 케이스 위치의 온도
보드	정의한 PCB 위치의 온도
온도 센서 TSEN1~8	NVMe SMART / Health Information의 센서 온도 정보. 위치와 의미를 함께 확인합니다.
Composite Temperature, CTEMP	컨트롤러와 네임스페이스의 복합 온도. 계산 방식은 구현마다 다르며 실제 어느 물리적 지점의 온도가 아닐 수 있습니다.

NVM Express Base Specification Revision 2.4 §5.2.13.1.3, Figure 213의 CTEMP를 접합부나 케이스 온도로 바로 해석하지 않습니다.

NVMe 열 관리와 전력 상태

같은 NVMe 명세의 Identify Controller에서 WCTEMP는 동작을 계속하는 과열 경고 기준, CCTEMP는 심각한 과열 기준을 나타냅니다. Host Controlled Thermal Management(HCTM)의 TMT1·TMT2는 호스트가 설정하는 열 관리 임계값입니다(§5.2.30.1.10). 서로 다른 용도의 기준을 구분해야 합니다.

전력 상태의 MP(Maximum Power)는 지속 최대 전력, ACTP(Active Power)는 지정 워크로드에서 10초 평균 최대 전력을 뜻합니다(§8.1.19 및 Power State Descriptor). ACTP를 순간 피크로 해석하지 않습니다. NVM Express Technology Power Features는 전력 상태·APST·열 관리의 개요를 제공합니다. 전력 상태별 상세 발열은 03, 온도와 시간에 따른 제어는 15에서 다룹니다. 임계값과 전력 수치는 제품별이므로 여기서는 제시하지 않습니다.

01에서 설명한 θJA는 접합부–주변, θJC는 접합부–케이스를 기준으로 하며 시험 경계 조건이 다릅니다. ΨJT는 접합부와 패키지 상부 온도 차이를 전체 소산 전력에 연결하는 열특성 파라미터입니다. 상부로 흐르는 열만을 기준으로 한 열저항이 아니므로 독립적인 경로 열저항으로 더하지 않습니다. JEDEC JESD51 시리즈, 특히 JESD51-12.01의 정의와 사용 조건을 확인하세요.

시뮬레이터

SSD 발열 예산 탐색기에서 총발열, 부품별 비율, NAND 패키지 수와 면적을 바꿔 보세요. 비율 합계가 맞지 않으면 결과를 숨기고 안내합니다. 차트와 같은 수치를 표에서도 확인할 수 있습니다.

INPUTS / 합성 입력

SSD 발열 예산 탐색기

총발열 W

컨트롤러 비율 %

NAND 전체 비율 %

DRAM 비율 %

기타 비율 %

NAND 패키지 수 개

컨트롤러 면적 mm²

NAND 패키지 면적 mm²

DRAM 면적 mm²

기타 면적 mm²

교육용 합성 조건입니다. 특정 제품의 전력 분포나 면적이 아닙니다.

OUTPUTS / 발열과 평균 열유속

열유속이 가장 큰 부품: 컨트롤러

부품별 발열 합계 10 W = 총발열 10 W

NAND 패키지당 발열 1.25 W

MODEL · Pi = si × Ptotal · PNAND,pkg = PNAND / n · q″ = P / A

차트를 불러오는 중…

합성 발열 배분과 패키지 윗면 평균 열유속 · NAND 면적·열유속은 패키지 1개 기준
부품	그룹 발열 (W)	면적 (mm²)	열유속 (W/cm²)
컨트롤러	3.5	400	0.875
NAND	5	200	0.625
DRAM	0.5	100	0.5
기타	1	400	0.25

같은 발열이라도 면적이 작으면 평균 열유속이 커집니다. NAND 패키지 수를 늘리면 패키지당 발열과 열유속이 줄어듭니다. 열유속만으로 온도 순위를 확정할 수는 없습니다.

ASSUMPTIONS / 가정과 한계

정상상태에서 전기 입력 전력은 모두 열로 변환되며 외부 신호 에너지는 무시합니다. 합성 비율로 배분하고 패키지 윗면에 균일한 평균 열유속을 가정합니다. NAND 패키지는 동일하게 배분합니다. 다이 핫스폿, 측면·아래쪽 열 경로와 상호 가열은 포함하지 않습니다. 온도는 계산하지 않습니다. 노드 간 열회로는 04, 시간 변화는 15 챕터에서 다룹니다.

계산 예제

다음은 특정 제품과 무관한 교육용 합성 조건입니다. 총발열은 10 W, 비율은 컨트롤러 35 %, NAND 전체 50 %, DRAM 5 %, 기타 10 %, NAND 패키지는 4개입니다.

부품	그룹 발열	패키지 1개 발열	윗면 면적	평균 열유속
컨트롤러	3.5 W	3.5 W	400 mm² = 4 cm²	0.875 W/cm²
NAND	5 W	1.25 W	200 mm² = 2 cm²	0.625 W/cm²
DRAM	0.5 W	0.5 W	100 mm² = 1 cm²	0.5 W/cm²
기타	1 W	1 W	400 mm² = 4 cm²	0.25 W/cm²

컨트롤러는 $0.35\times10=3.5$ W이고, 평균 열유속은 $3.5/4=0.875$ W/cm²입니다. NAND 전체는 5 W, 패키지당 $5/4=1.25$ W이고 평균 열유속은 $1.25/2=0.625$ W/cm²입니다. 부품별 발열 합계 $3.5+5+0.5+1=10$ W로 총발열과 같습니다. 최대 열유속 부품은 컨트롤러입니다.

NAND 패키지 수만 8개로 늘리면 같은 NAND 전체 5 W에서 패키지당 발열은 0.625 W, 평균 열유속은 0.3125 W/cm²입니다. 총발열이 같아도 분산하면 패키지당 열유속이 줄어듭니다. 패키지당 면적을 그대로 유지한 합성 비교입니다.

설계 고려사항

열유속이 큰 부품의 냉각 경로를 우선 검토하고, 실제 온도 판단에는 열저항과 경계 조건을 함께 사용합니다.
패키지 분산으로 패키지당 발열을 낮출 때 면적과 열 경로도 함께 확인합니다.
센서 위치와 CTEMP 계산 의미를 확인한 뒤 평가 기준점과 비교합니다.
전력 상태와 워크로드가 달라지면 부품별 발열도 달라질 수 있습니다. 상세 전력 모델은 03에서 다룹니다.

흔한 실수

CTEMP를 접합부 온도로 단정하지 마세요. ACTP의 평균 전력을 순간 피크로 해석하거나 합성 배분 비율을 실제 제품의 비율로 사용하지 않습니다. 비율 합계를 확인하지 않으면 입력 총발열과 부품별 발열 합계가 달라집니다. NAND 전체 발열을 패키지 하나의 면적으로 나누는 실수도 피해야 합니다.

체크리스트

부품별 발열 원인과 열 경로를 구분했나요?
비율 합계와 총발열 보존을 확인했나요?
NAND 전체와 패키지당 발열, 면적 단위를 구분했나요?
온도 기준점과 CTEMP·센서 정보의 의미를 확인했나요?
합성 조건·정상상태 가정과 온도를 계산하지 않는 모델 한계를 확인했나요?

퀴즈

1. 합성 총발열 10 W 중 컨트롤러 비율이 35 %이면 컨트롤러 발열은?0.35 W3.5 W35 W

2. 같은 3.5 W를 4 cm² 대신 2 cm²에 배분하면 평균 열유속은?두 배가 됩니다그대로입니다절반이 됩니다

3. NVMe Composite Temperature(CTEMP)는 무엇을 의미하나요?항상 컨트롤러 접합부 온도항상 보드 표면 온도구현에 따라 계산되는 컨트롤러와 네임스페이스의 복합 온도

4. NAND 전체 발열과 패키지당 면적이 같을 때 동일한 패키지 수를 4개에서 8개로 늘리면 패키지당 열유속은?두 배가 됩니다절반이 됩니다그대로입니다

참고문헌

MIT Unified Engineering — 16.4 Thermal Resistance Circuits: 전도·대류 열저항과 회로 표현의 물리적 근거. 2026-10-03 확인.
JEDEC JESD51 시리즈 — JESD51-12.01 Guidelines for Reporting and Using Electronic Package Thermal Information: θJA·θJC·ΨJT의 정의와 사용 지침. 무료, 등록 필요. 2026-10-03 확인.
NVM Express Base Specification, Revision 2.4 (2026-07-31 Ratified) — §5.2.13.1.3 SMART / Health Information(Figure 213), §5.2.30.1.10 Host Controlled Thermal Management, §8.1.19 Power Management: CTEMP·TSEN·WCTEMP·CCTEMP·TMT·MP·ACTP 정의. 2026-10-04 확인.
NVM Express — Technology Power Features: 전력 상태·APST·열 관리 개요. 2026-10-04 확인.
T. Ren 외, Device-Level Optimization Techniques for Solid-State Drives: A Survey, arXiv:2507.10573, §3 SSD Architecture and Key Components: SSD 구성(컨트롤러·DRAM·NAND·채널). 2026-10-04 확인.

공개 자료의 정의를 요약해 독립적으로 작성했습니다. 실제 제품의 전력 분포, 면적, 온도 한계, CTEMP 계산 방식과 펌웨어 스로틀링 동작은 포함하지 않습니다. 예제와 차트의 수치는 모두 합성 조건입니다.

열이 발생하는 곳과온도의 기준점을 찾습니다.